Verilog-HDL Tutorial (9)
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Verilog-HDL Tutorial Using DE0 FPGA Board
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Verilog-HDL Tutorial (9)
- 1. 1 Verilog-HDL 講習会DE0編(9) 順序回路記述(4) ∼複雑な状態遷移図∼ 31, July, 2013 鹿児島大学 中原 啓貴
- 4. LEDGスライドの状態遷移図 4 000 001 010 101 100 011 Reset LEDG <= 11110 _00000; is_right_shift <= 1; NONE LEDG <= 01111 _00000; is_right_shift <= 1; is_right_shift == 1; LEDG <= 00111 _10000; is_right_shift == 1; LEDG <= 00011_11000; is_right_shift == 1; LEDG <= 00001_11100; 110 is_right_shift == 1; LEDG <= 00000_11110; is_right_shift == 1; LEDG <= 00000_01111; NONE LEDG <= 00000_11110; is_right_shift == 0; is_right_shift == 0; LEDG <= 00001_11100; is_right_shift == 0; LEDG <= 00011_11000; is_right_shift == 1; LEDG <= 00111 _10000; is_right_shift == 0; LEDG <= 01111_00000; is_right_shift == 0; LEDG <= 11110_00000;
- 5. カウントアップの状態遷移図 5 000 001 010 011 111 110 101 100 Reset HEX_D <= 1000000; HEX_DP <= 0; NONE HEX_D <= 1111001; HEX_DP <= 1; NONE HEX_D <= 0100100; HEX_DP <= 0; NONE HEX_D <= 0110000; HEX_DP <= 1; NONE HEX_D <= 0011001; HEX_DP <= 0; NONE HEX_D <= 0010010; HEX_DP <= 1; NONE HEX_D <= 0000010; HEX_DP <= 0; NONE HEX_D <= 1111000; HEX_DP <= 1; NONE HEX_D <= 1000000; HEX_DP <= 0;
- 11. そろそろモジュール階層を 意識して記述しましょう • 最後に各回路をマージするので、サブ・ モジュールにLEDGスライド回路を記述する • サブ・モジュールは別のVerilog-HDLファイルに 記述する ‒ 可読性を上げるため • トップモジュールにべた書きは読みにくい！！ • トップモジュールはFPGA外部の信号線定義のみに留める ‒ 次の設計のときに読み込んで再利用可能 • FPGAボードが変ってもインスタンス化して接続し直すだけで 再利用可能 11
- 13. タイミングの生成 • 50MHz (DE0ボードのクロック)から25Hz をどうやって生成？ 13 25 Hz ということは, 1周期= 1 / 25 = 0.04 [sec] 25Hz ということは, 0.04 / 2 = 0.02 [sec] 毎にHigh と Low を切り替えればよい 50MHz 50 MHz ということは, 1周期= 1 / 50x106 = 0.02x10-6 [sec] つまり, 0.02 / (0.02 x 10-6) = 100,000 クロック毎に High と Lowを切り替えればよい
- 21. シミュレーションの設定 21 Project Navigatorで 「DE0_TOP」を右クリックし 「Settings」を選択 Simulation を選択 Tool name は「ModelSim-Altera」 Format は 「Verilog-HDL」 Time scale は「1 ns」
- 22. テストベンチ・テンプレート生成 22 Processing -> Startメニューから Start Test Bench Template Writer を選択
- 23. テストベンチ 読み込み設定 23 Project Navigatorで 「DE0_TOP」を右クリックし 「Settings」を選択 Compile test benchを選択し, Test Benches... をクリック New... をクリック
- 24. テストベンチ設定 24 Test bench name は「DE0_TOP」 Top level module in test bench は「DE0_TOP_vlg_tst」 テストベンチファイルを追加
- 26. 確認を行う 26
- 27. シミュレーションの設定確認 27
- 28. ModelSim起動 28
- 29. 29 テストベンチ を編集 1. Library タブをクリック 2. rtl_work を展開 3. DE0_TOP_vlg_tst を右クリックし 「Edit」を選択
- 30. 30 タイム スケールを 確認
- 31. 入力するテストベンチ 31
- 37. コマンドラインに run 50ms を入力 37 Add Cursor をクリックしカーソルを追加 25Hz間隔になっているか チェックしてみよう
- 44. タイミングの生成 • 50MHz (DE0ボードのクロック)から3Hzを どうやって生成？ 44 3Hz ということは, 1周期= 1 /3 = 0.04 [sec] 3Hz ということは, 0.04 / 2 = 0.02 [sec] 毎にHigh と Low を切り替えればよい 50MHz 50 MHz ということは, 1周期= 1 / 50x106 = 0.02x10-6 [sec] つまり, 0.02 / (0.02 x 10-6) = 100,000 クロック毎に High と Lowを切り替えればよい 自分で考えてみよう
- 50. 入力するテストベンチ 50
- 60. 60 【Tips】他のファイルをインスタンシェー ション(呼出し)する場合は, コピペすると楽! Verilog-HDLの記述 (DE0_Top.v) 「LEDG_Slide」をテキストエディタで 開いて, モジュール宣言部をコピペ
- 61. あとは信号を記述しましょう 61
- 65. 【別ファイルで設計するメリット】 FPGAボードを変更しても使い回しできる！ 65 Spartan III FPGA Boardに変更！！ (インスタンシエーションの信号名を付け替えるだけでOK) LED_Slide_inst CountUp_7SEG_inst CLOCK_50 RESET_N LEDG CLOCK_50 RESET_N HEX_D HEX_DP CLK50 PUSH[0] LED_GREEN HEX0_D HEX0_DP HEX1_D HEX1_DP HEX2_D HEX2_DP 7セグが減っても増えてもOK
- 66. 別ファイルで設計するメリット はたくさんある！ • FPGAボードが変わっても、インスタンシエーョ ン時に信号線名を変えるだけでOK • 回路を分割設計するので, 設計対象が小さくな る. ‒ 設計がしやすくなる ‒ ミスも減る ‒ バグ検出も容易 • 設計毎に過去の資産として使い回しできる 66
- 68. コンパイル後, 読み込んだファイルが Project Navigator に表示されます 68
- 70. まとめ • 複雑な回路は並列化して状態遷移図をわける ‒ 設計が楽になるので、是非わけましょう！ ‒ Verilog-HDLファイルを読み込む方法を学習 ‒ 状態遷移図間の通信は次回で • 所望のクロックを生成する方法を学習 ‒ 入力周波数から所定の周波数を 生成できるようになった • ただし、誤差あり • 入力周波数以上の周波数は生成できない… （実はFPGA内のある回路を使うとできます） 70
- 71. 課題 • 下記のLEDGを指定した周波数で点滅する 回路を作成し, FPGA上で動作を確認 ‒ LEDG[0]: 2 Hz ‒ LEDG[1]: 1 Hz ‒ LEDG[2]: 0.333 Hz ‒ LEDG[3]: 0.5 Hz • 各LED表示回路毎にプロジェクトを作成し て, 全てが完成したら1つのプロジェクト に読み込むように設計しよう 71