41. メモリのポート数と DSP 数
1 つの軸のみをデータ並列化
✔ 並列度 n に対し演算器が n 個
✔ FPGA 内のリソース数が
総 DSP 数 > BRAM ポート数であるため
DSP を十分に使い切れない。
2 つの軸をデータ並列化
✔ (ピクセル側の並列度を n, 出力チャネル側の並列度を m)
✔ 総メモリアクセスポート数 n + m に対して
演算器は n * m 個
✔ 十分な DSP を使用可能
41
42. d e f
0
9 a b
c
5 6 7
8
1 2 3
4
d
e
f
0
9
a
b
c
5
6
7
8
1
2
3
4
演算器アレイ動作イメージ
42
d e f
0
9 a b
c
5 6 7
8
1 2 3
4
d e f
0
9 a b
c
5 6 7
8
1 2 3
4
d e f
0
9 a b
c
5 6 7
8
1 2 3
4
d
e
f
0
9
a
b
c
5
6
7
8
1
2
3
4
0 1 0 1 0 1 0 1
0
1
0
1
理論上、2 port
RAM 2x4 個で 32
個の DSP を埋め
られる