NVMCT #1 3D NANDフラッシュメモリの動向（Trend of 3D NAND Flash Memory）

1. 3D NANDフラッシュメモリの動向（Trend of 3D NAND Flash Memory）福田昭/Akira Fukuda フリーランス技術ライター/アナリスト 2018年10月10日（副題：Flash Memory Summit Japanはここから始まる）

2. 講演者の活動実績（自己紹介） • 社員編集記者時代（1984年～2004年） – 「日経エレクトロニクス」で半導体メモリ、実装技術、信頼性技術、光エレクトロニクスを主に担当しました – 「日経マイクロデバイス」でリソグラフィ、化合物半導体、実装技術を主に担当しました – 「EDN Japan」で電子技術全般をカバーしました（編集部の人数が少なかったので何でもあり） • フリーランス時代（2005年～現在（2018年）） – 半導体メモリ技術とストレージ（物理側）技術、半導体製造技術、半導体産業を主にカバー – コラム「福田昭のセミコン業界最前線」（PC Watch）、コラム「福田昭のストレージ通信」（EETimes Japan）および「福田昭のデバイス通信」（同上）などウエブメディアを中心に記事を執筆 – 公式ブログ「Electronics Pick-Up by Akira Fukuda」で、記事からこぼれた話や問題意識などを不定期に書いてます 2

3. 講演の概要 • 半導体メモリの基本 • フラッシュメモリとは何か • NANDフラッシュメモリとは何か • 3次元（3D）NANDフラッシュメモリとは何か • 3D NANDフラッシュにおける最近のトピックス 3

4. 2018 Copyright by Akira Fukuda. All rights reserved. 半導体メモリの基本的な構造 • 半導体メモリがデータを記憶する単位：メモリセル • 半導体メモリがデータを記憶する領域：メモリセルアレイ（数多くのメモリセルの集合） • メモリセルアレイの論理構造（論理アーキテクチャ）：メモリセルを2次元マトリクス（行列）状にならべたものが、メモリセルアレイ。行（Row）アドレスと列（Column）アドレスによってメモリセルを選択するメモリセルアレイのイメージ（左は将棋盤） 1個のマス目が1個のメモリセルに対応する

6. 半導体メモリ揮発性メモリ DRAM SRAM 不揮発性メモリフラッシュメモリ NANDフラッシュメモリ NORフラッシュメモリマスクROM EPROM EEPROM 次世代不揮発性メモリ磁気抵抗メモリ相変化メモリ抵抗変化メモリ強誘電体メモリ大きく分類すると、揮発性メモリ（電源を切るとデータが消去されるメモリ）と不揮発性メモリ（電源を切ってもデータが残るメモリ）に分かれる。揮発性メモリにはDRAMとSRAMがあり、不揮発性メモリにはNANDフラッシュメモリやNORフラッシュメモリ、次世代不揮発性メモリ、強誘電体メモリなどがある 6 2018 Copyright by Akira Fukuda. All rights reserved. 半導体メモリの分類と種類本日のテーマ

9. フラッシュメモリとは何か • 東芝の舛岡富士雄氏が考案（1984年12月に国際学会で発表、当時の名称は「Flash EEPROM」） • 舛岡氏の狙いは、「性能は凡庸な」ものの「製造コストは極めて低い」不揮発性メモリ • データを電気的に書き込み、なおかつ電気的に消去できることが特徴。ただし当初は、全ビットを一括消去のみ（このため「一括消去型EEPROM」とも呼ばれた） • 「1個のトランジスタだけでメモリセルを構成」→データ記憶とセル選択を兼ねる→DRAMセルは「1個のセル選択トランジスタと 1個の記憶用キャパシタ」なので、原理的にはDRAMよりも製造コスト（記憶容量当たりのシリコン面積）が下がる • 後年には「NOR（ノア）フラッシュメモリ」と呼ばれる • ランダムアクセスの読み出しは高速。書き込みは低速 9 2018 Copyright by Akira Fukuda. All rights reserved.

10. NAND（ナンド）フラッシュメモリとは何か • 舛岡富士雄氏が考案した、第2世代のフラッシュメモリ（第1世代は1984年12月、第2世代は1987年12月に国際学会で発表） • メモリセル構造の改良によって第1世代よりも記憶密度が向上 • 第2世代の学会発表で「NAND構造」と命名。第1世代を「NOR構造」と呼称して区別するようになる • 第2世代（「NAND構造」）は、原理的に第1世代よりも「製造コスト」を下げられる • ランダムアクセスの読み出しは遅い。連続アクセスの読み出しは速い。書き込みは遅い。ただし、製造コストは極めて低い • 後に明らかになるのだが、「NAND構造」は「NOR構造」よりも多値記憶（1個のセルに複数のビットを記憶する技術）に適していた→製造コストのさらなる低減が可能に 10 2018 Copyright by Akira Fukuda. All rights reserved.

12. 従来型NANDフラッシュの高密度化限界 • 従来型（プレーナ型）NANDフラッシュメモリの基本的な高密度化（および大容量化）手法は「微細化（加工寸法の縮小）」 – 1個のメモリセルの寸法を小さくする→同じシリコン面積に収納できるメモリセルの数が増える：高密度化と大容量化を実現 • もう1つの重要な大容量化手法が多値化 – メモリセルが記憶するビット数を増やす： 1ビット/セル（SLC）→2 ビット/セル（MLC）→3ビット/セル（TLC）が商用化（従来型の場合） • 微細化に伴う最大の問題点 – 隣接するメモリセル間で電気的な結合が発生（誤書き込みの発生、長期信頼性（データ保持期間）の低下）→2013年～2014年ころ、微細化ノードで15nm付近において微細化が限界に達した – シリコンダイ当たりの記憶容量では128Gbitが最大となる 12 2018 Copyright by Akira Fukuda. All rights reserved.

13. 2D NANDフラッシュから 3D NANDフラッシュへの転換 13（出典：米国Applied Materials社）

14. 3D NANDフラッシュ技術による高密度化 • シリコンダイの表面と平行な方向に並んでいたトランジスタを、表面と垂直な方向に並べ換える – 従来型NANDフラッシュは平面方向（2次元）のみをトランジスタの集積に利用 – 3D NANDフラッシュは平面方向に加えて垂直方向も（3次元を）トランジスタの集積に利用 • 垂直に並べるトランジスタの数を増やす（積み重ねるワード線層の数を増やす）ことによって大容量化（高密度化） – 微細化の寸法は従来型NANDフラッシュに比べると広い（ハーフピッチで50nm～60nm、ピッチで100nm～120nmの製造技術） 14 2018 Copyright by Akira Fukuda. All rights reserved.

15. 3D NANDフラッシュの大容量化（高密度化）手法 • メモリセルの積層数（ワード線の層数）を増やす – 16層（プロトタイプ）→24層（最初の製品）→32層→48層→64 層（現在の主流製品）→96層（一部で実用化へ）→128層？ • メモリセル1個が記憶するデータの数を増やす – MLC（2ビット/セル）→TLC（3ビット/セル）（3D NANDフラッシュ製品の主流）→QLC（4ビット/セル）（最先端技術、一部製品で実用化が始まる）→？？（さすがに無理か） • メモリセルアレイと周辺回路を積層する（CuA：CMOS under Array） – 3D NANDフラッシュで実現可能になった技術 – メモリセルアレイが高層ビルの地上部分、周辺回路が高層ビルの地下部分に相当 15 2018 Copyright by Akira Fukuda. All rights reserved.

16. 3D NANDフラッシュメモリの大手メーカー • 韓国 Samsung Electronics （金額シェアでトップ） • 日本東芝と米国 Western Digital （SanDisk）の連合（両社の合計では金額シェアトップ） • 米国 Micron Technology と米国 Intelの連合 • 韓国 SK Hynix 16 6社（4グループ）による寡占化状態 2018 Copyright by Akira Fukuda. All rights reserved.

17. 3D NANDフラッシュの製造会社と基本技術 • 浮遊ゲート技術（2D）→電荷捕獲技術（3D）へと転換した企業 – 韓国 Samsung Electronics – 日本東芝と米国 Western Digital （SanDisk）の連合 – 韓国 SK Hynix • 浮遊ゲート技術（2D）→浮遊ゲート技術（3D）と従来技術を維持した企業 – 米国 Micron Technology と米国 Intelの連合 17 2018 Copyright by Akira Fukuda. All rights reserved. 3D NANDフラッシュに移行する過程で、2通りの記憶技術に分かれた

19. 3D NANDフラッシュメモリのトピックス • 3D NANDフラッシュ技術の高層化と多値化がさらに進む • ワード線層数は96層に高層化（1年前は64層）（東芝- Western Digital連合が国際学会で試作ダイを発表） • QLC（4bit/セル）技術が3D NANDでついに商用化される（Intel-Micron連合） • 製品の記憶容量は1,024Gbit（1Tbit）に大容量化（1年前は512Gbit）（Intel-Micron連合が5月に商用化、Samsung は2月の国際学会で試作ダイを発表） • 試作品の記憶容量は1.33Tbitに大容量化（東芝-WD連合が8月に発表、96層とQLCの組み合わせ） 19 2018 Copyright by Akira Fukuda. All rights reserved.

21. IntelとMicron Technologyが共同開発した 1TbitのNANDフラッシュ商業生産を発表（2018年5月21日） 21 QLC技術（世界初）で1Tbit/ダイを実現

23. 3D NANDフラッシュ技術の世代推移（発表ベース）開発の発表年メモリセルの積層数多値化方式（bit/ セル）シリコンダイ当たりの記憶容量備考 2013年 24層 MLC（2bit/セル） 128Gbit 2014年 32層 TLC（3bit/セル） 128Gbit 2015年 48層 TLC（3bit/セル） 256Gbit 2016年 64層 TLC（3bit/セル） 512Gbit 2ティア（32層×2） 2017年 96層 TLC（3bit/セル） 512Gbit 2ティア（48層×2） 64層 QLC（4bit/セル） 1Tbit 2ティア（32層×2） 2018年 96層 QLC（4bit/セル） 1.33Tbit 2ティア（48層×2） 2018 Copyright by Akira Fukuda. All rights reserved. 23 2013年が24層、128Gbit→5年後の2018年が96層、1.33Tbit 5年でセルの積層数は4倍、ダイ当たりの記憶容量は10倍強に拡大

24. ご清聴をありがとうございました 24

25. もう少し詳しくなりたい方のために（宣伝です） 25 同人誌通販サイト「Booth」で同人技術誌を販売しております「3D NANDフラッシュメモリの基礎知識」注文画面「3D NANDフラッシュメモリを支える技術」注文画面 https://cozyclearworks.booth.pm/

26. 次回（NVM Casual Talks #2）の講演テーマ候補 • 次世代不揮発性メモリ • クロスポイントメモリ（3D XPointメモリほか） • 次世代磁気メモリ（次世代MRAM） • 次世代強誘電体メモリ（次世代FeRAM） • Flash Memory Summit（フラッシュメモリサミット） 26 ご希望のテーマがありましたら、主催者まで（？）

27. ご清聴をありがとうございました 27

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