⭐⭐⭐⭐⭐ Examen Sistemas Digitales MSS (1er Parcial)

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✅ Se tiene una MSS cuyo funcionamiento se representa por el circuito del decodificador de estado siguiente y salida. ✅ Se tiene una MSS cuyo funcionamiento se representa por los Mapas de Karnaugh del decodificador de estado siguiente y salida.

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PRIMER PARCIAL:
MSS + ASM
1
011000010111001101100001011011100111101001100001
01101010011001010110000101101110
Sistemas Digitales II
EXAMEN PROPUESTO
SISTEMAS DIGITALES II
vasanza

NOTA:
2
011000010111001101100001011011100111101001100001
01101010011001010110000101101110
y0y2y1 00 01 11 10
0 1 1 𝐼𝑛 0
1 1 𝐼𝑛 𝐼𝑛 𝐼𝑛
* Para todos los ejercicios usar la siguiente asignación de códigos de estados.
* Utilizar Variable Entrante al Mapa (VEM) o Variable Saliente al Mapa (VSM) de ser
necesario.
y0,Iny2,y1 00 01 11 10
00 1 1 0 0
01 1 1 1 0
11 1 1 0 1
10 1 0 1 0
y1y2 0 1
0 1 𝑦0 . 𝐼𝑛
1 𝑦0 + 𝐼𝑛 𝑦0Ꚛ𝐼𝑛
Asignación de Códigos de Estado.
y1y0y3y2 00 01 11 10
00 A E M I
01 B F N J
11 D H P L
10 C G O K
Asignación de Códigos de Estado.
y0y2y1 00 01 11 10
0 A C G E
1 B D H F
vasanzaSistemas Digitales II

3
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
2.) Se tiene una MSS cuyo funcionamiento se representa por el circuito del decodificador
de estado siguiente y salida:
vasanzaSistemas Digitales II

4
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
Se pide:
• Hacer los Mapas de Karnaugh del decodificador de estado siguiente y salida de la
MSS (10 puntos).
• Escriba el código VHDL completo de la MSS (10 puntos).
vasanza
MSS-Master
µ
𝜑
ok
Sistemas Digitales II

5
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
3.) Se tiene una MSS cuyo funcionamiento se representa por los Mapas de Karnaugh del
decodificador de estado siguiente y salida:
vasanza
MSS-Master
δ
λ Out2
Out1
Decodificador de Estado Siguiente: Y3,Y2,Y1,Y0
y1 y0 y3 y2 00 01 11 10
00 A: 0, 0, δ, λ E: 1, 0, δ, λ M: തδ+തλ, തδ+തλ, δꚚλ, δꚚλ I: 1, δꚚλ, 0, δതλ
01 B: 0, 1, δλ , δꚚλ F: 1, 0, δ, λ N: തδ+തλ, തδ+തλ, δꚚλ, തδ തλ J: 1, δꚚλ, 0, δ+തλ
11 D: 0, δꚚλ, 1, δ+തλ H: 1, 0, δ, λ P: തδ+തλ, തδ+തλ, തδ തλ, തδ തλ L: 1, δꚚλ, 1, തδ+λ
10 C: 0, 1, δλ, δꚚλ G: 1, 0, δ, λ O: തδ+തλ, തδ+തλ, തδ തλ, δꚚλ K: 1, δꚚλ, 1, തδλ
Decodificador de Salida: Out1, Out2:
y1 yoy3 y2 00 01 11 10
00 A: 0,0 E: 0, 0 M: 0, 0 I: δതλ, തδλ
01 B: δꚚλ, δλ F: 0, 0 N: 0, 0 J: δതλ, തδλ
11 D: δതλ, തδλ H: 0, 0 P: 0, 0 L: δതλ, തδλ
10 C: δꚚλ, δλ G: 0, 0 O: 0, 0 K: δതλ, തδλ
Sistemas Digitales II

6
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
Se pide:
• Hacer el diagrama de estados primitivo de la MSS utilizando el siguiente formato:
δ, λ/Out1, Out2 (10 puntos).
• Hacer el diagrama de estados reducido (10 puntos).
vasanzaSistemas Digitales II

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Problema 1A: (10%) Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta. Problema 2: (10%) Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta. Problema 3: (25%) Se desea diseñar un Sistemas Digital que capaz de controlar dos actuadores tipo bomba (A y B) en función del nivel de agua presente en un tanque. Este nivel de agua se monitorea con dos sensores (S0 y S1). El Sistemas Digital se muestra en la siguiente gráfica. Problema 5: (15%): Dado el siguiente circuito digital, primero obtener la expresión resultante y luego seleccionar el mapa que corresponde al funcionamiento de dicha expresión. Problema 6: (15%): Dado el siguiente circuito, encontrar la expresión booleana que define el comportamiento de la señal de salida F sin minimizar, luego reducir la expresión booleana usando mapas de Karnaugh (A, B, C, D) agrupando unos. Problema 7: (20%). En la siguiente gráfica se puede observar el registro de un electrodo de Electromiografía (EMG) durante la ejecución de una tarea motora en extremidad superior. La señal EMG tiene una amplitud en el orden de los microvoltio - milivoltios y es susceptible a ruido debido a la adherencia del electrodo utilizado, frecuencia cardiaca, red eléctrica, tejido adiposo, etc. Como se muestra en la Fig. 1 el análisis post adquisición en el dominio de la frecuencia de la señal EMG indica que existe ruido de baja frecuencia menores a 5Hz debido a ruidos relacionados a movimientos relativos y en 50 Hz debido a la red eléctrica. Las señales EMG tienen información en el rango de 7 a 20Hz, por lo cual se sugiere diseñar un filtro RC paso banda que permita eliminar el ruido de la señal EMG. ⭐ For more information visit our blog: https://vasanza.blogspot.com/

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Problema #1,2,3: (10%) El siguiente circuito es de un filtro paso banda. Los datos del circuito son los siguientes, R1 = 1K[Ω] y R2 = 1K[Ω]. ¿cuáles de las siguientes afirmaciones son correctas? Problema #4,5,6: (10%) El siguiente bloque convertidor analógico digital (ADC) de 8 bits de resolución, se tiene un voltaje de referencia de 5Vcc. ¿cuáles de las siguientes afirmaciones son correctas? ⭐ For more information visit our blog: https://vasanza.blogspot.com/

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Problema #1 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’,’ B’, ‘C’ y ‘D’ como entradas de un bit; por otro lado, la señal ‘Y’ es una salida de un bit tal como se muestra en la siguiente imagen: El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL: Código GitHub: https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_1.vhd Realizar los siguientes desarrollos: a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión (x/2 %). b) Utilizando puertas lógicas, graficar el circuito que represente a la ecuación simplificada en el literal anterior (x/2 %). Problema #2 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’ y ‘B’ como entradas de dos bits; por otro lado, la señal ‘Y’ es una salida de dos bits tal como se muestra en la siguiente imagen: El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL: Código GitHub: https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_2.vhd Realizar los siguientes desarrollos: a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión de Y(1) = f(A(1),A(0),B(1),B(0)) y Y(0) = f(A(1),A(0),B(1),B(0)) (x/2 %). b) Indicar con sus propias palabras el funcioamiento que realiza el sistemas digital propuesto (x/2 %). ⭐ For more information visit our blog: https://vasanza.blogspot.com/

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Problema #1 (10%). El siguiente Sistema Digital permite resolver Mapas de Karnaugh de dos variables. Este sistema Digital tiene como entrada los cuatro valores presentes dentro del mapa y como salida tres Displays de 7 segmentos cátodo común que indiquen la resolución del mapa con la cantidad de grupos de uno, de dos y de cuatro. Este circuito siempre determina la resolución más eficiente, bajo la condición de que únicamente se tendrán valores de Ceros y Unos dentro del mapa; Código VHDL de la pregunta: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/ExamenFinal Problema #2 (20%). El siguiente Sistema Digital funciona como una maquina secuencial modelo moore. Este sistema Digital tiene como entrada las señales: X0, X1, X2 y X3; y como salidas las señales: Q0 y Q1; tal como se presenta a continuación: Hay que recordar que las maquinas secuenciales sincrónicas están conformadas por tres bloques principales: Decodificador de estados siguientes, memoria de estados y decodificador de salidas. El decodificador de estados siguientes se representa con los siguientes multiplexores: Problema #3 (40%). El siguiente Sistema Digital funciona como una maquina secuencial modelo mealy. Este sistema Digital tiene como entrada la señal: A; y como salidas las señales: Q y P; tal como se presenta a continuación: Hay que recordar que las maquinas secuenciales sincrónicas están conformadas por tres bloques principales: Decodificador de estados siguientes, memoria de estados y decodificador de salidas. La memoria de estados implementado con Flip-Flops tipo D, el decodificador de estados siguientes y de salidas implementado con multiplexores se representa a continuación: La asignación de códigos de estado que deberá emplear es el siguiente: Se le pide: a) Completar los siguientes mapas de Karnaugh que describen el comportamiento de los decodificadores de salidas y de estados siguientes (20p). b) Realizar el diagrama de estados completo que describe el funcionamiento de la maquina secuencial sincrónica, utilizando el siguiente formato: A / Q, P. (20p). Problema #4 (30%). Utilizando el el registro universal 74194 en modo carga paralelo (S1=1 y S0=1), realizar el circuito que permita generar la siguiente secuencia: Se le pide: a) Completar la siguiente tabla de estados presentes y siguiente del registro universal 74194 (10P). b) Determinar la expresión booleana de las entradas en paralelo A, B, C y D (10P). c) Dibujar el circuito resultante utilizando puertas lógicas (no usar multiplexores) (10P). ⭐ For more information visit our blog: https://vasanza.blogspot.com/

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El siguiente es un Sistema Digital que tiene las señales ‘A’,’ B’, ‘C’ y ‘D’ como entradas de un bit; por otro lado, la señal ‘Y’ es una salida de un bit tal como se muestra en la siguiente imagen: El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL: Realizar los siguientes desarrollos: a) Usando mapas de karnaught y agrupamiento de minterms, simplicar la expresión booleana al mínimo (15p). b) Utilizando puertas lógicas, graficar el circuito que represente a la ecuación simplificada en el literal anterior (15p). ⭐ For more information visit our blog: https://vasanza.blogspot.com/

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